作者：王炜等编著
页数：255
出版社：清华大学出版社
出版日期：2017
ISBN：9787302464235
电子书格式：pdf/epub/txt
内容简介
本书以TEC8计算机硬件综合实验系统为实验平台，全面介绍了计算机组成原理及数字逻辑实验。全书共8章，第1章详细介绍了TEC8计算机硬件综合实验系统；第2章和第3章介绍了计算机组成与结构部分的实验，第2章给出6个基本实验，第3章给出4个综合设计实验；第4章和第5章介绍了数字逻辑与数字系统的实验，第4章给出10个基本实验，其中的部分实验同时可作为计算机组成的基本实验，第5章给出4个综合设计实验，这些实验同时可作为EDA技术的基本实验；第6～8章主要介绍了EDA设计的相关基础技术，第6章和第7章分别对VHDL和Verilog HDL进行简单介绍，第8章介绍了Quartus Ⅱ的使用方法。
本书可作为高等院校计算机科学与技术及相关专业的计算机组成原理及数字逻辑实验课程的教材，也可供计算机硬件技术领域的设计人员自学参考。
本书特色
本书以TEC8计算机硬件综合实验系统为实验平台，全面介绍了计算机组成原理及数字逻辑实验。全书共8章，第1章详细介绍了TEC8计算机硬件综合实验系统；第2章和第3章介绍了计算机组成与结构部分的实验，第2章给出6个基本实验，第3章给出4个综合设计实验；第4章和第5章介绍了数字逻辑与数字系统的实验，第4章给出10个基本实验，其中的部分实验同时可作为计算机组成的基本实验，第5章给出4个综合设计实验，这些实验同时可作为EDA技术的基本实验；第6～8章主要介绍了EDA设计的相关基础技术，第6章和第7章分别对VHDL和Verilog HDL进行简单介绍，第8章介绍了Quartus Ⅱ的使用方法。本书可作为高等院校计算机科学与技术及相关专业的计算机组成原理及数字逻辑实验课程的教材，也可供计算机硬件技术领域的设计人员自学参考。
目录
目录
第1章TEC8计算机硬件综合实验系统/1
1.1TEC8实验系统的用途1
1.2TEC8实验系统技术特点1
1.3TEC8实验系统组成2
1.4逻辑测试笔2
1.5TEC8实验系统结构和操作3
1.5.1模型计算机时序信号3
1.5.2模型计算机组成3
1.6模型计算机指令系统6
1.7指示灯、按钮、开关7
1.7.1指示灯7
1.7.2按钮8
1.7.3开关8
1.8数字逻辑和数字系统实验部分9
1.8.1基本实验通用区9
1.8.2大型综合设计实验装置9
1.9E2PROM中微代码的修改10
第2章计算机组成原理基本实验/16
2.1运算器组成实验16
2.2双端口存储器实验22
2.3数据通路实验26
2.4微程序控制器实验31
2.5CPU组成与机器指令的执行38
2.6中断原理实验42
第3章计算机组成原理课程综合设计/46
3.1模型机硬连线控制器设计46
3.2模型机流水微程序控制器设计60
3.3模型机流水硬连线控制器设计63〖1〗计算机组成与设计实验教程（第3版）目录[3]〖3〗3.4含有阵列乘法器的ALU设计73
第4章数字逻辑与数字系统基本实验/82
4.1基本逻辑门逻辑实验82
4.2TTL、HC和HCT器件的电压传输特性实验83
4.3三态门实验86
4.4数据选择器和译码器实验88
4.5全加器构成及测试实验90
4.6组合逻辑中的冒险现象实验92
4.7触发器实验93
4.8简单时序电路实验96
4.9计数器和数码管实验98
4.10四相时钟分配器实验104
第5章数字逻辑与数字系统综合设计实验/106
5.1简易电子琴实验106
5.2简易频率计实验109
5.3简易交通灯实验114
5.4VGA接口设计117
第6章VHDL简介/121
6.1VHDL程序的基本结构122
6.1.1实体说明122
6.1.2结构体说明123
6.1.3程序包126
6.1.4库127
6.1.5配置128
6.2VHDL的客体及词法单元129
6.2.1标识符129
6.2.2词法单元131
6.2.3VHDL的数据类型132
6.2.4VHDL的对象134
6.2.5VHDL运算符138
6.3VHDL的基本描述语句139
6.3.1进程语句139
6.3.2并行语句142
6.3.3顺序语句155
6.4属性的描述与定义160
6.4.1数值类属性160
6.4.2函数类属性161
6.4.3带属性函数的信号163
6.5决断函数与信号延迟164
6.5.1决断信号与决断函数165
6.5.2信号延迟165
第7章Verilog HDL基本语法/167
7.1简单的Verilog HDL模块168
7.1.1简单的Verilog HDL程序介绍168
7.1.2模块的结构169
7.1.3模块的端口定义170
7.1.4模块内容170
7.2数据类型及其常量、变量171
7.2.1常量172
7.2.2变量174
7.3运算符及表达式177
7.3.1基本的算术运算符178
7.3.2位运算符178
7.3.3逻辑运算符180
7.3.4关系运算符180
7.3.5等式运算符181
7.3.6移位运算符181
7.3.7位拼接运算符182
7.3.8缩减运算符182
7.3.9优先级别183
7.3.10关键词183
7.4赋值语句和块语句184
7.4.1赋值语句184
7.4.2块语句185
7.5条件语句188
7.5.1if|else语句188
7.5.2case语句191
7.5.3由于使用条件语句不当产生意外的锁存器194
7.6循环语句195
7.6.1forever语句196
7.6.2repeat语句196
7.6.3while语句196
7.6.4for语句197
7.7结构说明语句198
7.7.1initial语句199
7.7.2always语句199
7.7.3task和function说明语句200
7.8系统函数和任务205
7.8.1$display和$write任务205
7.8.2系统任务$monitor209
7.8.3时间度量系统函数$time209
7.8.4系统任务$finish211
7.8.5系统任务$stop211
7.8.6系统任务$readmemb和$readmemh211
7.8.7系统任务$random213
7.9编译预处理214
7.9.1宏定义 `define214
7.9.2文件包含处理 `include216
7.9.3时间尺度 `timescale218
7.9.4条件编译命令 `ifdef、`else、`endif220
7.10小结221
第8章Quartus Ⅱ的使用方法/222
8.1Quartus Ⅱ介绍222
8.2Quartus Ⅱ安装224
8.2.1Quartus Ⅱ安装准备224
8.2.2Quartus Ⅱ软件安装224
8.3Quartus Ⅱ设计示例228
附录A部分74系列芯片资料及实验箱器件布局图/246
图索引
图1.1TEC8模型计算机3个机器周期时序图3
图1.2TEC8模型计算机电路框图4
图1.3“找到新的硬件向导”对话框11
图1.4初安装完后串口状态11
图1.5端口属性11
图1.6端口设置11
图1.7更改端口号12
图1.8设置完成的串口12
图1.9串口调试助手窗口13
图1.10“我的电脑”快捷菜单13
图1.11“系统属性”对话框13
图1.12“设备管理器”窗口14
图2.1机器周期与T1、T2、T3时序关系图16
图2.2运算器组成实验电路图17
图2.3运算器组成实验微程序流程图21
图2.4双端口存储器实验电路图23
图2.5双端口存储器实验微程序流程图25
图2.6数据通路实验电路图27
图2.7数据通路实验微程序流程图30
图2.8微指令格式32
图2.9TEC8模型计算机微程序流程图34
图2.10TEC8模型计算机微程序控制器电路图35
图3.1硬连线控制器的机器周期参考流程图49
图3.24×4无符号阵列乘法器框图75
图4.1测试74LS00逻辑关系接线图83
图4.2测试74LS28逻辑关系接线图83
图4.3测试74LS86逻辑关系接线图83
图4.4测试非门74LS04传输特性接线图85
图4.5测试三态门高电平、低电平和高阻态接线图87
图4.6用74LS125构成总线接线图88
图4.7双4选1数据选择器74LS153功能实验接线图89
图4.874LS139实验接线图90
图4.9全加器实验接线图91
图4.10信号和它3级反相后的信号进行与非实验接线图92
图4.11信号和它5级反相后的信号进行与非实验接线图93
〖1〗计算机组成与设计实验教程（第3版）图索引[3]〖3〗图4.12RS触发器测试接线图94
图4.1374LS74参考测试图194
图4.1474LS74参考测试图294
图4.1574LS107测试图195
图4.1674LS107测试图295
图4.17双D触发器74LS74构成的二进制计数器96
图4.18双JK触发器构成的二进制计数器参考接线图97
图4.19异步十进制计数器97
图4.20TEC8实验系统上数码管的驱动99
图4.21复位法构成的模7计数器参考接线图1101
图4.22复位法构成的模7计数器参考接线图2101
图4.23置位法模7计数器参考接线图1102
图4.24置位法模7计数器参考接线图2102
图4.25复位法模60计数器参考接线图103
图4.26置位法模60计数器接线图103
图4.27四相时钟时序关系104
图4.28四相时钟分配器参考接线图105
图5.1喇叭及其驱动电路106
图5.2交通灯实验电路图115
图5.3HS和VS时序图118
图5.4VGA接口驱动电路119
图6.1进程间通信140
图6.2半加/减器逻辑结构图144
图6.3例628描述的对应逻辑结构153
图6.4shift4的逻辑结构153
图6.5建立时间与保持时间162
图6.6例644描述的信号模型164
图6.7例645描述的信号模型164
图7.1Verilog程序模块与相应电路图符号的关系169
图7.2非阻塞赋值方式的设计结果185
图7.3阻塞赋值方式的设计结果185
图8.1开发的基本过程图223
图8.2释放安装文件224
图8.3Quartus Ⅱ 9.0 Setup界面225
图8.4License Agreement界面225
图8.5填写个人信息226
图8.6选择安装路径226
图8.7命名安装文件夹227
图8.8选择安装方式227
图8.9安装中228
图8.10安装完成228
图8.11启动Quartus Ⅱ软件228
图8.12Quartus Ⅱ软件界面229
图8.13启动文件向导229
图8.14工程向导对话框230
图8.15工程导航窗口230
图8.16指定输入文本231
图8.17选择目标器件231
图8.18EDA工具设置232
图8.19设置汇总232
图8.20在工程中添加/删除文件233
图8.21向工程添加已有文件233
图8.22新建文件234
图8.23新建Verilog HDL文本文件234
图8.24输入Verilog设计源码235
图8.25保存修改235
图8.26“另存为”对话框235
图8.27设置顶层实体236
图8.28设计编译236
图8.29编译通过237
图8.30编译未通过237
图8.31新建波形仿真文件238
图8.32新建的.vwf波形仿真文件238
图8.33插入信号节点239
图8.34Insert Node or Bus对话框239
图8.35Node Finder对话框239
图8.36完成信号设置240
图8.37设置时钟信号240
图8.38设置时钟信号参数240
图8.39输入信号设置完成241
图8.40保存仿真设置文件241
图8.41启动仿真器242
图8.42完成仿真242
图8.43查看仿真结果报告243
图8.44启动Pin Planner243
图8.45Pin Planner配置244
图8.46启动Programmer244
图8.47下载设置245
图8.48下载完成245
图A.174LS00内部逻辑连线246
图A.274LS04内部逻辑连线246
图A.374LS06内部逻辑连线246
图A.474HC08内部逻辑连线247
图A.574LS28内部逻辑连线247
图A.674LS30内部逻辑连线247
图A.774HC32内部逻辑连线248
图A.874LS74内部逻辑连线248
图A.974LS86内部逻辑连线248
图A.1074107内部逻辑连线249
图A.1174125内部逻辑连线249
图A.1274139内部逻辑连线250
图A.1374153内部逻辑连线250
图A.1474162内部逻辑连线251
图A.1574HC174内部逻辑连线252
图A.1674240内部逻辑连线252
图A.1774HC244内部逻辑连线253
图A.1874HC273内部逻辑连线253
图A.1974HC298内部逻辑连线254
图A.2074HC374内部逻辑连线255
图A.21HN58C65引脚封装图255
图A.22IDT7132引脚封装图255
图A.23TEC8计算机硬件综合实验系统器件布局图256表索引
表1.1指示灯对应的信号状态3
表1.2TEC8模型计算机指令系统6
表1.3TEC8模型计算机操作模式9
表2.174181正逻辑下的功能表18
表2.2实验中用到的信号19
表2.3运算器实验测试数据20
表2.4运算器组成实验结果表22
表2.5实验中用到的信号24
表2.6双端口存储器实验结果25
表2.7数据通路实验中涉及的信号28
表2.8数据通路实验结果31
表2.9后继微地址、判别字段和其他微命令32
表2.10控制台模式开关和控制台操作的对应关系37
表2.11预习时要求完成的手工汇编39
表2.12单微指令方式下指令执行跟踪结果41
表2.13主程序43
表2.14中断服务程序44
表2.15中断原理实验结果45
表3.1新设计CPU的指令系统47
表3.2组合逻辑译码表的一般格式48
表3.3作为硬连线控制器时的EPM7128S引脚规定50
表3.4微指令代码表62
表3.5ALU运算功能74
表3.6电平开关、指示灯对应的EPM7128S引脚号75
表3.7乘法测试数据76
表4.174LS00逻辑关系测试表83
表4.274LS28逻辑关系测试表83
表4.374LS86逻辑关系测试表83
表4.474LS04、74HC04和74HCT04电压传输特性测试数据85
表4.574LS125输出的3个状态高电平、低电平、高阻态实验结果87
表4.6构成总线实验结果88
表4.7双4选1数据选择器74LS153实验结果表89
表4.874LS139实验结果表90
表4.9全加器实验结果表91
表4.10RS触发器功能测试表94
表4.11D触发器74LS74功能测试结果表95
表4.12JK触发器74LS107功能测试表95
〖1〗计算机组成与设计实验教程（第3版）表索引[3]〖3〗表4.1374LS47驱动规则100
表5.1C调的部分音符和对应频率107
表5.2简易电子琴实验中的信号与EPM7128S CPLD引脚对应关系108
表5.3频率计被测信号选择110
表5.4简易频率计实验中的信号与EPM7128S CPLD引脚对应关系111
表5.5交通灯实验中的信号与EPM7128S CPLD引脚对应关系115
表5.6颜色编码表118
表5.7VGA接口设计实验的信号与EPM7128S CPLD引脚对应关系119
表6.1端口方向说明123
表6.2VHDL保留关键字130
表6.3VHDL标准数据类型132
表6.4类型转换函数134
表6.5VHDL运算符及优先级138
表7.1wire型和tri型变量真值表175
表7.2模运算符%的运算规则178
表7.3位运算符178
表7.4取反运算符 ～ 运算规则179
表7.5按位与运算符&运算规则179
表7.6按位或运算符|运算规则179
表7.7按位异或运算符^运算规则179
表7.8按位同或运算符^～运算规则179
表7.9逻辑运算符180
表7.10逻辑运算规则表180
表7.11关系运算符180
表7.12等式运算符181
表7.13等式运算符运算规则181
表7.14运算符优先级183
表7.15case、casez、casex真值表193
表7.16循环语句195
表7.17常用的输出格式206
表7.18常用的格式字符206
表7.19不同的参数值系统输出的特征信息211
表7.20时间单位219
表A.1Y＝A & B真值表246
表A.2Y＝真值表246
表A.3Y＝A & B真值表247
表A.4Y＝A # B真值表247
表A.5Y＝A&B&C&D&E&F&G&H真值表247
表A.6Y＝A # B真值表247
表A.774LS74真值表248
表A.8Y＝A⊕B真值表248
表A.974107真值表248
表A.1074125真值表249
表A.1174139真值表249
表A.1274153真值表250
表A.1374HC174真值表251
表A.1474240真值表252
表A.1574HC244真值表252
表A.1674HC273真值表253
表A.1774HC298真值表254
表A.1874HC374真值表254
第1章TEC8计算机硬件综合实验系统/1
1.1TEC8实验系统的用途1
1.2TEC8实验系统技术特点1
1.3TEC8实验系统组成2
1.4逻辑测试笔2
1.5TEC8实验系统结构和操作3
1.5.1模型计算机时序信号3
1.5.2模型计算机组成3
1.6模型计算机指令系统6
1.7指示灯、按钮、开关7
1.7.1指示灯7
1.7.2按钮8
1.7.3开关8
1.8数字逻辑和数字系统实验部分9
1.8.1基本实验通用区9
1.8.2大型综合设计实验装置9
1.9E2PROM中微代码的修改10
第2章计算机组成原理基本实验/16
2.1运算器组成实验16
2.2双端口存储器实验22
2.3数据通路实验26
2.4微程序控制器实验31
2.5CPU组成与机器指令的执行38
2.6中断原理实验42
第3章计算机组成原理课程综合设计/46
3.1模型机硬连线控制器设计46
3.2模型机流水微程序控制器设计60
3.3模型机流水硬连线控制器设计63〖1〗计算机组成与设计实验教程（第3版）目录[3]〖3〗3.4含有阵列乘法器的ALU设计73
第4章数字逻辑与数字系统基本实验/82
4.1基本逻辑门逻辑实验82
4.2TTL、HC和HCT器件的电压传输特性实验83
4.3三态门实验86
4.4数据选择器和译码器实验88
4.5全加器构成及测试实验90
4.6组合逻辑中的冒险现象实验92
4.7触发器实验93
4.8简单时序电路实验96
4.9计数器和数码管实验98
4.10四相时钟分配器实验104
第5章数字逻辑与数字系统综合设计实验/106
5.1简易电子琴实验106
5.2简易频率计实验109
5.3简易交通灯实验114
5.4VGA接口设计117
第6章VHDL简介/121
6.1VHDL程序的基本结构122
6.1.1实体说明122
6.1.2结构体说明123
6.1.3程序包126
6.1.4库127
6.1.5配置128
6.2VHDL的客体及词法单元129
6.2.1标识符129
6.2.2词法单元131
6.2.3VHDL的数据类型132
6.2.4VHDL的对象134
6.2.5VHDL运算符138
6.3VHDL的基本描述语句139
6.3.1进程语句139
6.3.2并行语句142
6.3.3顺序语句155
6.4属性的描述与定义160
6.4.1数值类属性160
6.4.2函数类属性161
6.4.3带属性函数的信号163
6.5决断函数与信号延迟164
6.5.1决断信号与决断函数165
6.5.2信号延迟165
第7章Verilog HDL基本语法/167
7.1简单的Verilog HDL模块168
7.1.1简单的Verilog HDL程序介绍168
7.1.2模块的结构169
7.1.3模块的端口定义170
7.1.4模块内容170
7.2数据类型及其常量、变量171
7.2.1常量172
7.2.2变量174
7.3运算符及表达式177
7.3.1基本的算术运算符178
7.3.2位运算符178
7.3.3逻辑运算符180
7.3.4关系运算符180
7.3.5等式运算符181
7.3.6移位运算符181
7.3.7位拼接运算符182
7.3.8缩减运算符182
7.3.9优先级别183
7.3.10关键词183
7.4赋值语句和块语句184
7.4.1赋值语句184
7.4.2块语句185
7.5条件语句188
7.5.1if|else语句188
7.5.2case语句191
7.5.3由于使用条件语句不当产生意外的锁存器194
7.6循环语句195
7.6.1forever语句196
7.6.2repeat语句196
7.6.3while语句196
7.6.4for语句197
7.7结构说明语句198
7.7.1initial语句199
7.7.2always语句199
7.7.3task和function说明语句200
7.8系统函数和任务205
7.8.1$display和$write任务205
7.8.2系统任务$monitor209
7.8.3时间度量系统函数$time209
7.8.4系统任务$finish211
7.8.5系统任务$stop211
7.8.6系统任务$readmemb和$readmemh211
7.8.7系统任务$random213
7.9编译预处理214
7.9.1宏定义 `define214
7.9.2文件包含处理 `include216
7.9.3时间尺度 `timescale218
7.9.4条件编译命令 `ifdef、`else、`endif220
7.10小结221
第8章Quartus Ⅱ的使用方法/222
8.1Quartus Ⅱ介绍222
8.2Quartus Ⅱ安装224
8.2.1Quartus Ⅱ安装准备224
8.2.2Quartus Ⅱ软件安装224
8.3Quartus Ⅱ设计示例228
附录A部分74系列芯片资料及实验箱器件布局图/246
图索引
图1.1TEC8模型计算机3个机器周期时序图3
图1.2TEC8模型计算机电路框图4
图1.3“找到新的硬件向导”对话框11
图1.4初安装完后串口状态11
图1.5端口属性11
图1.6端口设置11
图1.7更改端口号12
图1.8设置完成的串口12
图1.9串口调试助手窗口13
图1.10“我的电脑”快捷菜单13
图1.11“系统属性”对话框13
图1.12“设备管理器”窗口14
图2.1机器周期与T1、T2、T3时序关系图16
图2.2运算器组成实验电路图17
图2.3运算器组成实验微程序流程图21
图2.4双端口存储器实验电路图23
图2.5双端口存储器实验微程序流程图25
图2.6数据通路实验电路图27
图2.7数据通路实验微程序流程图30
图2.8微指令格式32
图2.9TEC8模型计算机微程序流程图34
图2.10TEC8模型计算机微程序控制器电路图35
图3.1硬连线控制器的机器周期参考流程图49
图3.24×4无符号阵列乘法器框图75
图4.1测试74LS00逻辑关系接线图83
图4.2测试74LS28逻辑关系接线图83
图4.3测试74LS86逻辑关系接线图83
图4.4测试非门74LS04传输特性接线图85
图4.5测试三态门高电平、低电平和高阻态接线图87
图4.6用74LS125构成总线接线图88
图4.7双4选1数据选择器74LS153功能实验接线图89
图4.874LS139实验接线图90
图4.9全加器实验接线图91
图4.10信号和它3级反相后的信号进行与非实验接线图92
图4.11信号和它5级反相后的信号进行与非实验接线图93
〖1〗计算机组成与设计实验教程（第3版）图索引[3]〖3〗图4.12RS触发器测试接线图94
图4.1374LS74参考测试图194
图4.1474LS74参考测试图294
图4.1574LS107测试图195
图4.1674LS107测试图295
图4.17双D触发器74LS74构成的二进制计数器96
图4.18双JK触发器构成的二进制计数器参考接线图97
图4.19异步十进制计数器97
图4.20TEC8实验系统上数码管的驱动99
图4.21复位法构成的模7计数器参考接线图1101
图4.22复位法构成的模7计数器参考接线图2101
图4.23置位法模7计数器参考接线图1102
图4.24置位法模7计数器参考接线图2102
图4.25复位法模60计数器参考接线图103
图4.26置位法模60计数器接线图103
图4.27四相时钟时序关系104
图4.28四相时钟分配器参考接线图105
图5.1喇叭及其驱动电路106
图5.2交通灯实验电路图115
图5.3HS和VS时序图118
图5.4VGA接口驱动电路119
图6.1进程间通信140
图6.2半加/减器逻辑结构图144
图6.3例628描述的对应逻辑结构153
图6.4shift4的逻辑结构153
图6.5建立时间与保持时间162
图6.6例644描述的信号模型164
图6.7例645描述的信号模型164
图7.1Verilog程序模块与相应电路图符号的关系169
图7.2非阻塞赋值方式的设计结果185
图7.3阻塞赋值方式的设计结果185
图8.1开发的基本过程图223
图8.2释放安装文件224
图8.3Quartus Ⅱ 9.0 Setup界面225
图8.4License Agreement界面225
图8.5填写个人信息226
图8.6选择安装路径226
图8.7命名安装文件夹227
图8.8选择安装方式227
图8.9安装中228
图8.10安装完成228
图8.11启动Quartus Ⅱ软件228
图8.12Quartus Ⅱ软件界面229
图8.13启动文件向导229
图8.14工程向导对话框230
图8.15工程导航窗口230
图8.16指定输入文本231
图8.17选择目标器件231
图8.18EDA工具设置232
图8.19设置汇总232
图8.20在工程中添加/删除文件233
图8.21向工程添加已有文件233
图8.22新建文件234
图8.23新建Verilog HDL文本文件234
图8.24输入Verilog设计源码235
图8.25保存修改235
图8.26“另存为”对话框235
图8.27设置顶层实体236
图8.28设计编译236
图8.29编译通过237
图8.30编译未通过237
图8.31新建波形仿真文件238
图8.32新建的.vwf波形仿真文件238
图8.33插入信号节点239
图8.34Insert Node or Bus对话框239
图8.35Node Finder对话框239
图8.36完成信号设置240
图8.37设置时钟信号240
图8.38设置时钟信号参数240
图8.39输入信号设置完成241
图8.40保存仿真设置文件241
图8.41启动仿真器242
图8.42完成仿真242
图8.43查看仿真结果报告243
图8.44启动Pin Planner243
图8.45Pin Planner配置244
图8.46启动Programmer244
图8.47下载设置245
图8.48下载完成245
图A.174LS00内部逻辑连线246
图A.274LS04内部逻辑连线246
图A.374LS06内部逻辑连线246
图A.474HC08内部逻辑连线247
图A.574LS28内部逻辑连线247
图A.674LS30内部逻辑连线247
图A.774HC32内部逻辑连线248
图A.874LS74内部逻辑连线248
图A.974LS86内部逻辑连线248
图A.1074107内部逻辑连线249
图A.1174125内部逻辑连线249
图A.1274139内部逻辑连线250
图A.1374153内部逻辑连线250
图A.1474162内部逻辑连线251
图A.1574HC174内部逻辑连线252
图A.1674240内部逻辑连线252
图A.1774HC244内部逻辑连线253
图A.1874HC273内部逻辑连线253
图A.1974HC298内部逻辑连线254
图A.2074HC374内部逻辑连线255
图A.21HN58C65引脚封装图255
图A.22IDT7132引脚封装图255
图A.23TEC8计算机硬件综合实验系统器件布局图256表索引
表1.1指示灯对应的信号状态3
表1.2TEC8模型计算机指令系统6
表1.3TEC8模型计算机操作模式9
表2.174181正逻辑下的功能表18
表2.2实验中用到的信号19
表2.3运算器实验测试数据20
表2.4运算器组成实验结果表22
表2.5实验中用到的信号24
表2.6双端口存储器实验结果25
表2.7数据通路实验中涉及的信号28
表2.8数据通路实验结果31
表2.9后继微地址、判别字段和其他微命令32
表2.10控制台模式开关和控制台操作的对应关系37
表2.11预习时要求完成的手工汇编39
表2.12单微指令方式下指令执行跟踪结果41
表2.13主程序43
表2.14中断服务程序44
表2.15中断原理实验结果45
表3.1新设计CPU的指令系统47
表3.2组合逻辑译码表的一般格式48
表3.3作为硬连线控制器时的EPM7128S引脚规定50
表3.4微指令代码表62
表3.5ALU运算功能74
表3.6电平开关、指示灯对应的EPM7128S引脚号75
表3.7乘法测试数据76
表4.174LS00逻辑关系测试表83
表4.274LS28逻辑关系测试表83
表4.374LS86逻辑关系测试表83
表4.474LS04、74HC04和74HCT04电压传输特性测试数据85
表4.574LS125输出的3个状态高电平、低电平、高阻态实验结果87
表4.6构成总线实验结果88
表4.7双4选1数据选择器74LS153实验结果表89
表4.874LS139实验结果表90
表4.9全加器实验结果表91
表4.10RS触发器功能测试表94
表4.11D触发器74LS74功能测试结果表95
表4.12JK触发器74LS107功能测试表95
〖1〗计算机组成与设计实验教程（第3版）表索引[3]〖3〗表4.1374LS47驱动规则100
表5.1C调的部分音符和对应频率107
表5.2简易电子琴实验中的信号与EPM7128S CPLD引脚对应关系108
表5.3频率计被测信号选择110
表5.4简易频率计实验中的信号与EPM7128S CPLD引脚对应关系111
表5.5交通灯实验中的信号与EPM7128S CPLD引脚对应关系115
表5.6颜色编码表118
表5.7VGA接口设计实验的信号与EPM7128S CPLD引脚对应关系119
表6.1端口方向说明123
表6.2VHDL保留关键字130
表6.3VHDL标准数据类型132
表6.4类型转换函数134
表6.5VHDL运算符及优先级138
表7.1wire型和tri型变量真值表175
表7.2模运算符%的运算规则178
表7.3位运算符178
表7.4取反运算符 ～ 运算规则179
表7.5按位与运算符&运算规则179
表7.6按位或运算符|运算规则179
表7.7按位异或运算符^运算规则179
表7.8按位同或运算符^～运算规则179
表7.9逻辑运算符180
表7.10逻辑运算规则表180
表7.11关系运算符180
表7.12等式运算符181
表7.13等式运算符运算规则181
表7.14运算符优先级183
表7.15case、casez、casex真值表193
表7.16循环语句195
表7.17常用的输出格式206
表7.18常用的格式字符206
表7.19不同的参数值系统输出的特征信息211
表7.20时间单位219
表A.1Y＝A & B真值表246
表A.2Y＝真值表246
表A.3Y＝A & B真值表247
表A.4Y＝A # B真值表247
表A.5Y＝A&B&C&D&E&F&G&H真值表247
表A.6Y＝A # B真值表247
表A.774LS74真值表248
表A.8Y＝A⊕B真值表248
表A.974107真值表248
表A.1074125真值表249
表A.1174139真值表249
表A.1274153真值表250
表A.1374HC174真值表251
表A.1474240真值表252
表A.1574HC244真值表252
表A.1674HC273真值表253
表A.1774HC298真值表254
表A.1874HC374真值表254
