作者：夏宇闻 编著
页数：373
出版社：高等教育出版社
出版日期：2006
ISBN：9787040171983
电子书格式：pdf/epub/txt
内容简介
本书在介绍现代数字系统设计方法思想的基础上，讲解了常用的Verilog HDL语法，剖析了数字系统设计方法的核心。
本书特色
| 本书在《从算法设计到硬件逻辑的实现—-复杂数字逻辑系统的Verilog HDL设计技术和方法》（2001高教版）基础上，做了许多修改，补充了一些常用的Verilog 2001标准的新内容，添加了一些由浅入深的常用设计示例，再逐步过渡到工程设计范例的讲解。为了使不同层次的读者都有所收获，教材上册的前八章可以作为本科生的入门教材，从第九章到十八章可以作为本科高年级或研究生学习数字系统设计的参考，也可以作为有数字电路基础知识的年轻工程师们的自学教材。每章讲课或者阅读大约需要用两小时。每章后都有总结和思考题帮助同学们复习课堂讲述的内容。本书同时配有光盘和Verilog HDL语法手册及实验练习配套用书。光盘内有用Power Point编写的教案，供老师和同学参考，还有许多已经录入的练习示范题，可供同学直接模仿、修改和参考，以便更快地掌握Verilog设计方法。本书内容丰富翔实，紧跟数字设计技术的最新发展，可以作为计算机、电子技术及相关专业的教材，也可供工程技术和科研人员参考使用。 |
目录
| 第一篇绪论. |
| 总结 |
| 思考题 |
| 第二篇基础部分 |
| 第一章Verilog的基本知识 |
| 1.1硬件描述语言 |
| 1.2VerilogHDL的历史 |
| 1.3VerilogHDL和VHDL的比较 |
| 1.4Verilog的应用情况和适用的设计 |
| 1.5采用VerilogHDL设计复杂数字电路的优点 |
| 1.6采用硬件描述语言的设计流程简介 |
| 本章小结 |
| 思考题 |
| 第二章Verilog语法的基本概念 |
| 2.1Verilog模块的基本概念 |
| 2.2Verilog用于模块的测试 |
| 本章小结 |
| 思考题 |
| 第三章模块的结构.数据类型和变量.基本的运算符号 |
| 3.1模块的结构 |
| 3.2数据类型及其常量与变量 |
| 3.3运算符及表达式 |
| 本章小结 |
| 思考题 |
| 第四章运算符.赋值语句与结构说明语句 |
| 4.1逻辑运算符 |
| 4.2关系运算符 |
| 4.3等式运算符 |
| 4.4移位运算符 |
| 4.5位拼接运算符 |
| 4.6缩减运算符 |
| 4.7优先级别 |
| 4.8关键词 |
| 4.9赋值语句和块语句 |
| 第五章条件语句.循环语句.块语句与生成语句 |
| 5.1条件语句(if／else语句) |
| 5.2case语句 |
| 5.3条件语句的语法 |
| 5.4多路分支语句 |
| 5.5循环语句 |
| 5.6顺序块和并行块 |
| 5.7生成块 |
| 5.8举例 |
| 本章小结 |
| 思考题 |
| 第六章结构语句.系统任务.函数语句和显示系统任务 |
| 6.1结构语句 |
| 6.2常用的系统任务 |
| 6.3其他系统函数和任务 |
| 本章小结 |
| 思考题 |
| 第七章调试用系统任务和常用编译预处理语句 |
| 7.1系统任务$monitor |
| 7.2时间度量系统函数$time |
| 7.3系统任务$finish |
| 7.4系统任务$stop |
| 7.5系统任务$readmemb和$readmemh |
| 7.6系统任务$random |
| 7.7编译预处理 |
| 本章小结 |
| 思考题 |
| 第八章语法概念练习 |
| 本章小结 |
| 第三篇设计和验证部分 |
| 第九章VerilogHDL模型的不同抽象级别.. |
| 9.1门级结构描述 |
| 9.2VerilogHDL的行为描述建模 |
| 9.3用户定义的原语 |
| 本章小结 |
| 思考题 |
| 第十章编写和验证简单的纯组合逻辑模块 |
| 10.1加法器 |
| 10.2乘法器 |
| 10.3比较器 |
| 10.4多路选择器 |
| 10.5总线和总线操作 |
| 10.6流水线 |
| 本章小结 |
| 思考题 |
| 第十一章复杂数字系统的构成 |
| 11.1运算部件和数据流动的控制逻辑 |
| 11.2数据在寄存器中的暂时保存 |
| 11.3数据流动的控制 |
| 11.4同步时序逻辑在VerilogHDL设计中的应用 |
| 11.5数据接口的同步方法 |
| 本章小结 |
| 思考题 |
| 第十二章同步状态机的原理.结构和设计 |
| 12.1状态机的结构 |
| 12.2Mealy状态机和Moore状态机的区别 |
| 12.3用Verilog来描述可综合的 |
| 状态机 |
| 本章小结 |
| 思考题 |
| 第十三章设计可综合状态机的指导原则 |
| 13.1用VerilogHDL语言设计可综合状态机的指导原则 |
| 13.2典型的状态机实例 |
| 13.3综合的一般原则 |
| 13.4语言指导原则 |
| 13.5可综合风格的VerilogHDL模块实例 |
| 13.6状态机的置位与复位 |
| 本章小结 |
| 思考题 |
| 第十四章深入理解阻塞和非阻塞赋值 |
| 14.1阻塞和非阻塞赋值的区别 |
| 14.2Verilog模块编程要点 |
| 14.3Verilog的层次化事件队列 |
| 14.4自触发always块 |
| 14.5移位寄存器模型 |
| 14.6阻塞赋值及一些简单的例子 |
| 14.7线性反馈移位寄存器建模 |
| 14.8组合逻辑建模 |
| 14.9时序和组合的混合逻辑 |
| 14.10其他将阻塞和非阻塞混合使用的原则 |
| 14.11对同一变量进行多次赋值 |
| 14.12常见的对于非阻塞赋值的误解 |
| 本章小结 |
| 思考题 |
| 第十五章较复杂时序逻辑电路设计实践 |
| 15.1一个简单的状态机设计——序列检测器 |
| 15.2并行数据流转换为一种特殊串行数据流模块的设计 |
| 本章小结 |
| 思考题 |
| 第十六章复杂时序逻辑电路 |
| 设计实践 |
| 16.1二线制I2CCMOS串行EEPROM |
| 16.2I2C总线特征介绍 |
| 16.3二线制I2CCMOS串行EEPROM读写操作 |
| 16.4EEPROM的VerilogHDL程序 |
| 本章小结 |
| 思考题 |
| 第十七章简化的RISCCPU设计 |
| 17.1课题的来由和设计环境介绍 |
| 17.2CPU |
| 17.3RISCCPU结构 |
| 17.4RISCCPU的操作和时序 |
| 17.5RISCCPU的寻址方式和指令系统 |
| 17.6RISCCPU模块的调试 |
| 本章小结 |
| 思考题 |
| 第十八章虚拟器件.虚拟接口模型.基于平台的设计方法及其在大型数字系统设计中的应用 |
| 18.1软核和硬核.宏单元.虚拟器件.虚拟接口模型和基于平台的设计方法 |
| 18.2虚拟器件和虚拟接口模块的供应商 |
| 18.3虚拟模块的设计 |
| 18.4虚拟接口模型的实例 |
| 本章小结 |
| 思考题 |
| 参考文献… |
