VERILOG 数字设计原理

目录第？1？章 导论 11.1 集成电路产业 21.2 数字时代 21.3 布尔代数和逻辑设计 61.4 计算机辅助设计 61.5 ASIC设计流程 81.6 硬件描述语言 111.7 基于寄存器传输级的设计 141.8 功能验证 171.9 逻辑综合 191.10 时序验证 201.11 物理设计 231.12 更多关于设计流程的内容 24目录第？1？章 导论 11.1 集成电路产业 21.2 数字时代 21.3 布尔代数和逻辑设计 61.4 计算机辅助设计 61.5 ASIC设计流程 81.6 硬件描述语言 111.7 基于寄存器传输级的设计 141.8 功能验证 171.9 逻辑综合 191.10 时序验证 201.11 物理设计 231.12 更多关于设计流程的内容 241.13 练习题 25参考文献 26第？2？章 Verilog基础 272 .1 Verilog HDL简介 282.2 模块和端口 292.3 Verilog中数字的表示 352.4 数据类型 372.5 连续赋值语句 412.6 过程语句结构 412.7 Verilog原语 482.8 表达式 502.9 仿真环境 602.10 练习题 63参考文献 67第？3？章 Verilog高级话题 693.1 抽象级别 703.2 if-else语句 703.3 case、casez和casex语句 743.4 for 循环语句 773.5 函数和任务 793.6 参数化设计 823.7 电路中的延迟 833.8 阻塞赋值和非阻塞赋值 943.9 一些有用的系统任务 993.10 高级Verilog仿真 1023.11 Verilog高级功能 1043.12 练习题 106参考文献 115第？4？章 数的表示 1174.1 数的精度和分辨率 1184.2 定点数 1194.3 浮点数 1334.4 其他二进制数 1344.5 练习题 134参考文献 136第？5？章 组合逻辑电路 1375.1 数据流级描述 1385.2 行为级描述 1405.3 结构级描述 1455.4 组合逻辑电路 1455.5 组合逻辑电路的基本构件：逻辑单元 1475.6 组合电路中的基本模块：算术单元 1585.7 练习题 183参考文献 187第？6？章 时序逻辑电路 1896.1 时序逻辑电路简介 1906.2 行为级描述 2006.3 结构级描述 2036.4 常用的时序逻辑电路模块 2036.5 练习题 221参考文献 228第？7？章 数字系统设计 2297.1 系统设计：从虚拟到现实 2307.2 系统级设计：存储系统 2577.3 设计架构和时序图 2757.4 霍夫曼编码设计 2867.5 练习题 301参考文献 322第？8？章 高级系统设计 3238.1 DRAM 3248.2 Flash 3258.3 同步器设计 3268.4 计算机组成 3528.5 组件标签引擎的数字设计 3768.6 练习题 389参考文献 394第？9？章 I/O接口 3959.1 I/O控制器 3969.2 总线 4089.3 串行传输技术 4109.4 嵌入式软件I/O接口 4149.5 加速器 4239.6 练习题 441参考文献 442第？10？章 使用Design Compiler进行逻辑综合 44310.1 可综合设计 44410.2 综合流程 44610.3 设置设计约束 45710.4 设计编译 46810.5 自适应阈值引擎 48210.6 练习题 485参考文献 489附录 491附录A 基本逻辑门和用户定义的原语 492附录B 不可综合结构 501附录C 高级线网数据类型 504附录D 有符号乘法器 505附录E 设计规则和指南 509参考文献 521